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    公开号:WO1992012538A1
    申请号:PCT/JP1991/001798
    申请日:1991-12-27
    公开日:1992-07-23
    发明作者:Tadahiro Ohmi
    申请人:Tadahiro Ohmi；
    IPC主号:H01L27-00
    专利说明:
    [0001] 明細書
    [0002] ダイナミック型半導体メモリ
    [0003] 技術分野
    [0004] 本発明は、 ダイナミック型半導体メモリに係る。
    [0005] 背景技術
    [0006] 現在、 DRAMは各種構造のものが開発され、 大別すると、 スタックドキヤノ、。 シタ型、 トレンチキャパシタ型、 フィン構造型その他に分けられる。 いずれの型 にしろその等価回路は図 26に示され、 コンデンサ一 40は絶縁膜を 2つの電極 41, 42ではさんで構成され、 スィッチ 43は MOS トランジスタで構成され る。
    [0007] コンデンサー 40における蓄積電荷 Qは、 次式で表される。
    [0008] Q = CV dd 式 （1)
    [0009] ただし、 C ：キャパシタ容量 Vdd '·電圧
    [0010] である。
    [0011] さらに Cは、 次式で表される。
    [0012] C = S er£Q/ d 式 (2)
    [0013] ただし、 S :対向面積
    [0014] εΓ :比誘電率
    [0015] ε 0 絶縁膜の誘電率
    [0016] d ：絶縁膜厚
    [0017] である。
    [0018] ところで、 実装されたメモリには多かれ少なかれ一定量のリークがあり、 定 量のリークを許容した場合、 蓄積電荷 Qは大きければ大き t、ほど良い。
    [0019] Q大きくするためには式 （1) 、 式 （2) から明らかなように、 誘電率 £Λを大き くするか、 対抗面積 Sを大きくするか、絶縁膜厚 dを小さくするかすれば良い。 しかるに、 近時 DRAMの高密度化には著しいものがあり、 サブミクロンの領域 に入っている。 高密度化を図ろうとすると対向面積 Sの値は小さくなり、 Sが小 さくなると上式から明らかなように、 キャパシタ容量 Cは小さくなつてしまう。 そこで、 e Qを高くしたり、 Sを大きくしたりする工夫が凝らされている。
    [0020] —方、 誘電率を大きくすることは、 式 （1 ) 、 式 （2 ) のうえからは蓄積電荷 Qを大きくすることに通じるが、 誘電率 £ Qの大きな材料は、絶縁性が悪く、 その ため電荷電荷のリークを招いてしまう。 従って、 蓄積電荷 Qを大きくするには、 単に、 e Qを高くしたり、 Sを大きくしたり、 して Cを大きくするのみならず、 材 質的に、 また、 構造的に絶縁特性をも高めなければならない。
    [0021] ここで、 従来の技術を見ると、 従来、 キャパシタ容量 Cをある一定の値以上 ( 4 0 f F以上） に確保すべく、 前記した各種構造の D RAMの改良が試みられ ている。 トレンチキャパシタ型は図 2 7に、 フィン構造型は図 2 8に、 スタック ドキャパシタ型は図 2 9に図示される構造を有している。
    [0022] トレンチキャパシタ型は、 溝の中に金属膜 1 2と絶縁膜 2 3を埋めることより 対向面積 Sを大きくしてキャパシタ容量を大きくしょうとするものである。
    [0023] しかし、 トレンチキャパシタ型は、 溝が深くなり、 ァスぺクト比が 2 0〜3 0 ともなると溝の中のクリーニングが困難となり、 汚染表面に成膜を行いかねな い。 また、 溝のコーナー部において絶縁破壊が生じ易くなり、 信頼性、 歩留まり がきわめて悪くなる。
    [0024] フィン構造型は、金属膜 1 2を立体化することにより対向面積を大きくし、 キ ャパシタ容量を大きくしょうとするものである。 し力、し、 フィン構造型も、 微細 構造の奥のクリ一二ングがむずかしく、 また、 エツジ部で絶縁耐圧不良が生じ易 いという問題点を有している。
    [0025] 一方、 スタックドキャパシタ型は、 トレンチキャパシタ型あるいはフィン構造 型に比べ、 製造は容易であり、 また信頼性、 歩留まりにおいて優れている。
    [0026] 従来、 スタックドキャパシタ型は次のように製造されていた。 図 3 0及び図 3 1に基づいて説明すると、絶縁膜 3で覆われている N+領域 7の表面を、 R I E (リアクティブイオンエッチング） 等により露出させ、 その上にポリシリコンを 堆積することにより導電性膜 1 2を形成し、 次いで、 レジスト塗布、 フォトリソ グラフィ一によりレジスト 1 5をパターン化し （図 3 0 ( a ) ) 、 R I Eにより 第 1電極 1 2 dを形成する （図 3 0 (b ) ) 。 次いで、 酸化性雰囲気中で加熱す ることによりポリシリコン表面を酸化し、 下部電極 1 2 dの表面にポリシリコン 酸化物よりなる絶縁膜 1 3を形成した後 （図 3 1 ( a ) ) 、 全面にポリシリコン を C V D法により堆積し上部電極 1 4を形成する （図 3 1 (b ) ) 。 この方法に よれば、 絶縁膜 1 3は S i 02により構成されるが、 S i 02の誘電率は 3. 9と 低いため、 キャパシタ容量の大きな D R AMメモリセルを得ることはできな t、。 そこで、 （図 3 1 (b ) ) の状態から、 S i 0oより誘電率の高い S i 2N (誘 電率 8. 0 ) の堆積を行い、 この S i 2N0を絶縁膜とし （図 3 1 ( a ' ) ) 、 そ の上にポリシリコンを堆積し上部電極 1 4を形成する （図 3 1 ( b ' ) ) ことが 試みられている。 し力、し、 この絶縁膜は堆積膜であるためにピンホールを多数含 み、 従って、 耐圧不良をおこし易い。 そこで、 さらに、 S i。N。を堆積後加熱処 理を行うことによりピンホールを塞ぐことも試みられている。 し力、し、 この試み においては、 S i。N3の表面が加熱処理により酸化されて S i NxOyとなってし まい、 実効的な誘電率は 3. 9〜8の間の値となり、 加熱処理により誘電率が低 下してしまう。
    [0027] 結局、 従来、 耐圧特性に優れ、 かつ、 キャパシタ容量の大きなコンデンサーを 含むダイナミツク型半導体メモリは存在しなかった。
    [0028] 本発明は、 製造が容易であり、 耐圧性に優れ、 かつ、 キャパシタ容量が大きな D R AMメモリセルを提供することを目的とする。 発明の開示
    [0029] 上記課題を解決するための本発明の要旨は、 2種以上の金属元素からなる合金 薄膜により形成された第 1の電極と、 前記合金の酸化物からなる絶縁薄膜と、 金 属で形成された第 2の電極との 3層で構成されるコンデンサーを信号電荷蓄積用 コンデンサ一として有していることを特徴とするダイナミック型半導体メモリに 存在する。 作用
    [0030] 本発明における基板としては、 S iウェハ、 化合物半導体ウェハ、 あるいは、 絶縁膜表面に半導体膜が形成された基板を用いることができる。 基板と反対導電型の第 1の領域を形成する手段には特に限定されず、 例えば、 イオン注入により行えばよい。
    [0031] 基板の第 1の領域の表面を露出する第 1の工程を行う手段についても特に限定 されず、 例えば、 絶縁膜の種類に応じた適宜のガスを用いて R I E (リアクティ ブイオンエッチング） 法により行えばよい。
    [0032] 本発明においては、 第 1の電極は、 合金により構成する。 合金としては、 その 酸化物の誘電率が高い金属を基本成分とする合金が望ましい。例えば、 T i系合 金が好ましい。 より具体的には、 例えば、 T i一 T a , T i—A l , T i— B a , T i一 S r等が好ましい。 もちろん、 T aその他の金属を基本成分とする 合金であってもよい。 また、 2元系合金のみならず、 3元系以上の多元系合金で あったもよい。
    [0033] このように、 第 1電極を合金により構成することにより耐圧特性に優れ、 力、 つ、 キャパシタ容量の大きな電荷蓄積用コンデンサーを含むダイナミック型半導 体メモリが得られる。 すなわち、例えば、 T i金属により第 1電極を形成した場 合、 そのうえに形成される絶縁膜は、 T iの酸化物 T i 02により構成されること となる。 T i 0oは誘電率が高い酸化物であるが、 絶縁破壌電界強度が低い。一 方、 A 1により第 1電極を形成した場合、 その上に形成される絶縁膜は A 1の酸 化物 A 1。03により構成されることとなるが、 A 1。03は、 絶縁破壞電界強度は 高いが、 誘電率は低い。 このように、 第 1電極を金属により構成すると、金属固 有の誘電率、 絶縁破壊電界強度を有して 、る絶縁膜しか得られな ヽ。
    [0034] しかるに、 合金により構成する場合は、 合金の構成元素あるいは、 組成を適宜 選択することにより所望の誘電率、 絶縁破壊電界強度を有する絶縁膜を形成する ことができる。
    [0035] なお、 この合金薄膜は、 1層構造でもよいが、 2層以上の多層構造でもよい。 2層以上の多層構造の場合下層を C rにより形成することが合金薄膜と、基板表 面を覆う絶縁膜との密着性を高める上で好ましい。
    [0036] 一方、導電性薄膜 （上部電極） の材質としては、 例えば、 T a， T i、 ポリシ リコン、 シリサイドその他の任意の導電性を有する材質を用いることができる。 なお、 この合金薄膜あるいは導電性薄膜の形成手段には特に限定されないが、 例えば、 図 22に示す、 基板に外部からバイアス電圧を印加して成膜を行う DC 一 RFスパッタ装置 （特開昭 62 - 287071号公報） あるいは、 図 23に示 す RF電源の周波数を基板側 f2とターゲット側 で異ならしめて成膜を行う 2 周波励起スパッタ装置 （特開昭 63— 50025号公報） を用いればよい。 もち ろん他の手段例えば、 CVD法等により行ってもよい。
    [0037] 絶縁薄膜は、 合金薄膜を直接酸化することにより形成する。
    [0038] 直接酸化法としては、 酸化性ガス （例えば、 02ガスあるいは 02+N2ガスの混 合ガス雰囲気中で基板を加熱する方法があげられる。
    [0039] また、.基板を低温に保ったまま酸化する方法としては、 金属膜表面に酸素ガス 分子を供給するとともに、 その表面に運動エネルギーが 90 eV以下の不活性ガ スイオンを照射することにより行う方法がある。 この方法は、 例えば、 Arィォ ンで、 金属表面をたたくと、 欠陥を生じないで表面の原子層を活性化できる。 25 eVのイオンは表面の 2〜3原子層内にとどまるため表面にのみにそのエネ ルギーを与える。 そして、 実効的に金属表面の温度を上昇させることができる。 同時に酸素ガスを成膜室内に導入すると、 酸素分子や放電によつて生じた酸素ラ ジカルが金属表面に吸着し、 A rィォン照射により高温になつた金属表面で金属 と反応を起こす。 これにより金属の酸化が進行する。
    [0040] 従って、 基板温度を 40 (TCまで上昇させなくとも、 例えば、 150から 200°〇でも5〜1011111の金属酸化膜 （例えば、 Ta205膜） を形成すること ができる。 なお、 照射するイオンのエネルギーを 90 eV以下に保てば下地にダ メージを与えることはない。
    [0041] なお、 このように、 90 eV以下のイオンを照射するための装置をしては、 例 えば、 図 22あるいは図 23に示すような装置を用い、 02ガスと Arガスとを装 置内に導入し、 基板側の周波数を 5 OMH z、 ターゲッ ト側の周波数を 20 0 MH z , R Fノ、0ヮーを 1 0〜 5 0Wとし、 l mT o r r〜数 1 OmTo r rの雰囲気中でプラズマを発生させて行えばよい。
    [0042] なお、 第 1の電極形成工程と絶縁膜の形成工程は同一の真空装置内で真空を破 ることなく連続して行うことにより、 合金薄膜上に自然酸化膜が形成されること を極力避けることが好ましい。 また、 同一装置内で、 第 1の電極形成工程と絶縁膜形成工程を行わない場合に は、 第 1の電極の形成工程を行った装置から絶縁膜の形成工程を行った装置への 搬送を、 不活性ガス雰囲気叉は水分濃度が 1 O p p b以下の高純度空気雰囲気中 で行うことが好ましい。 このうち、 特に、 水分濃度が 1 O p p b以下の高純度空 気雰囲気中で搬送することが好ましい。
    [0043] 不活性ガスの場合、 人が搬送手段内に誤って首を入れた場合酸欠状態に陥つて しまう。 しかるに、空気の場合はかかる事態を回避することができる。 このよう に空気を用いることが可能であることも発明者がはじめて知見したものである。 すなわち、 空気のような酸素を含有するガス中においては、 基体表面あるいは基 体上に形成された金属配線表面は自然酸化され易いと考えられていた。 しかる に、 本発明者は鋭意研究を行ったところ、 たとえ、 酸素が存在していたも水分濃 度が 1 0 p p b以下に保持されていれば自然酸ィヒは生じないことを知見したもの である。 従って、 大気の空気を、 水分濃度を 1 O p p b以下に純ィヒして用いるこ ともできる。
    [0044] 基板の搬送手段としては、 図 2 4に示すような、 各種装置 3 0 2〜3 0 5をト ンネル 3 0 1で連結し、 トンネルを大気とは遮断するとともに、 トンネル 3 0 1 内に水分濃度が 1 O p p b以下のガスを流入せしめる構造のものを用いることが できる。
    [0045] なお、 このトンネル 3 0 1内に、 基板の下面にあたるようにガスを噴出させ て、 このガスにより、 基体を浮上させたまま搬送せしめることが好ましい。
    [0046] 一方、 図 2 5に示すように、 内部に水分濃度が 1 O p p b以下のガスが充填さ れたボックス 3 0 6構造のものにより搬送を行ってもよい。 図面の簡単な説明
    [0047] 図 1は実施例 1に係る工程断面図である。 図 2は実施例 1に係る工程断面図で ある。 図 3は実施例 1に係る工程断面図である。 図 4は実施例 1に係る工程新面 図である。 図 5は実施例 1に係る工程断面図である。 図 6は実施例 1に係る工程 断面図である。 図 7は実施例 1に係る工程断面図である。 図 8は実施例 1に係る 工程断面図である。 図 9は実施例 1に係る工程断面図である。 図 1 0は実施例 1 に係る工程断面図である。 図 1 1は実施例 1に係る工程断面図である。 図 12は 実施例 1に係る工程断面図である。 図 13は実施例 1に係る工程断面図である。 図 14は実施例 1に係る工程断面図である。 図 15は実施例 1に係る工程断面図 である。 図 16は実施例 1に係る工程断面図である。 図 17は実施例 1に係るェ 程断面図である。 図 18は実施例 1に係る工程断面図である。 図 19は実施例 3 に係る工程断面図である。 図 20は実施例 4に係る工程断面図である。 図 21は 実施例 5に係る工程断面図である。 図 22は本発明において膜の形成等に用いる 装置例の概念図である。 図 23は本発明において膜の形成等に用いる装置例の概 念図である。 図 24は搬送手段例を示す概念図である。 図 25は搬送手段例を示 す概念図である。 図 26は DRAMメモリセルの等価回路図である。 図 27は従 来の DRAMメモリセルの構造を示す断面図である。 図 28は従来の DRAMメ モリセルの構造を示す断面図である。 図 29は従来の DRAMメモリセルの構造 を示す断面図である。 図 30は従来の DRAMメモリセルの製造方法を示す工程 断面図である。 図 31は従来の DRAMメモリセルの製造方法を示す工程断面図 である。 発明を実施するための最良の形態
    [0048] 以下に図面に基づいて本発明の実施例を説明する。
    [0049] (実施例 1 )
    [0050] 図 1に実施例 1の製造工程を示す。
    [0051] 本例では、 半導体基板として P型の S i基板 1を用いた。
    [0052] S i基板 1に、 厚さ約 1〃mの S i Onフィールド酸化膜 2を、 LOCOS (local oxidation of silicon) 法により形成した （図 1 ) 。
    [0053] 次に、 乾燥酸素雰囲気中において、 900°Cx 30分加熱することにより、 基 板 1の表面に 1 Onmのゲート酸化膜 3を形成した （図 2) 。
    [0054] 次に、 L P C V D法により、 全面に、 下部電極となる N+ポリシリコン 4を堆積 し、 その上にレジストを塗布後、 フォトリソグラフィ一によりレジスト 5をパ ターン化した （図 3) 。
    [0055] 次いで、 R I Eにより、 レジスト 5をマスキングとして、 ポリシリコン 4を除 去し、 ゲート電極 （ワードライン） 6を形成した （図 4) 。
    [0056] 次に、 ゲート電極 6をマスキングとして、 A sを 50 k Vで、 5 x l 0li}Z cm2の密度で全面にイオン注入を行った。 その後、 900°Cx 30分、 N2雰囲 気中でァニールを行うことにより、 ィォン注入により生じた欠陥を回復させて N
    [0057] +領域 7, 8を形成した （図 5)。
    [0058] 次に、 常圧 C VD法を用い S i H4と 02を反応させて、 S i 02膜 9を全面に堆 積した （図 6) 。
    [0059] 次にコンタクトホールを形成し、 N+領域の表面を露出した。
    [0060] まず、 S i 02膜 9上にレジストを塗布し、 フォトリソグラフィ一によりレジス トパターンを形成した （図 7) 。 次いで、 レジスト 10をマスキングとして、
    [0061] R I Eにより、 S i 09膜 9、 ゲート酸化膜 3の一部をエッチングし、 N+領域 7 の表面の一部を露出させ、 コンタクトホール 1 1を形成した （図 8) 。
    [0062] 次に第 1の電極形成工程を次のように行った。
    [0063] 基板を図 22に示す DC— RF結合スパッタリング装置内に入れ、 成膜室のバ ックグラゥンドの真空度を 10— 1QT o r r以下の超高真空とした後、 A rガスを 導入し、 スパッタリングにより T i一 A 1合金膜 12を 300 nmの厚さに堆積 した。 この際、 成膜初期及び成膜途中で、 表面に数 10 eVの低エネルギーの A rイオンの照射を行いながら成膜した。 かかる照射により極めて結晶性の良好 な T i一 A 1合金膜 12が得られた （図 9) o
    [0064] 次に、 絶縁膜形成工程も次のように行つた。
    [0065] 本例では、 第 1の電極形成工程と絶縁膜の形成を同一の装置で行った。 すなわ ち、第 1の電極形成工程終了後、装置内に酸化性ガスを導入して T i一 A 1合金 膜 12の酸化を行った。 もちろん、 この際 RF電源は印加せず、 スパッタリング は行っていない。 Τ ί—A 1合金膜 12の酸化は、 基板温度を 400°Cに加熱 し、 水分濃度が 1 O pp b以下の酸素ガスを導入することにより、 5 nmの T i 09と A 1 0。との混合膜 13を形成した （図 10) 。
    [0066] 次に、 第 2の電極の形成を次のように行った。
    [0067] すなわち、 酸化装置 304からトンネル 301を介して成膜装置 305に基板 を搬送し、 そこで、 第 1の電極形成工程を行ったと同様にして導電性薄膜として 1^膜14を形成した （図 1 1) 。
    [0068] 次に、 層間絶縁膜及び多層配線の形成を次のように行った。
    [0069] まず、 N+領域 7の上方のみにレジストが残るようにレジスト 15をパターニン グした （図 12) 。 次に、 レジスト 15をマスキングとして、 CF4ガスを用いて T a膜 1 4を R I Eでエッチングし、 さらに、 C F4ZH2ガスを用いて Ta205l 3を RI Eでエッチングし、 さらに C F4ガスを用いて T i一 A1合金 膜 12を R I Eでエッチングした （図 13) 。
    [0070] 次いで、 レジストを除去した後、 常圧 CVDプロセスを用いて全面に S i 02膜 あるいは Pを含む S i 02膜 （PSG膜） 17を堆積した。 なお、 PSG膜ではな く、 BP SG膜を堆積してもよい。
    [0071] 本例では、 その後のリソグラフィーを高精度に行うために、 PSG膜 17の表 面の平坦化を行った （図 14) 。 この平坦化は、 例えば、 バイアススパッタ法ゃ エッチバック法を用いて行えばよい。 もちろん他の方法を用いて行ってもよい。 次に、 コンタクトホールをあけて、 第 1の配線として A 1配線 18の形成を行 つた （図 15) 。
    [0072] 次に、 再度層間絶縁膜として PSG膜 20をスパッタリング法を用いて形成 し、 R I E法によりエッチングを行い、 コンタクトホールをあけた後、 N+領域 8 に通ずる A 1を堆積し、 ビットライン 21を形成した （囟 16) 。
    [0073] なお、 PSG膜 20の形成は、 プラズマ CVD法あるいはスピンオングラス法 を用いて行ってもよい。
    [0074] なお、 図 17に示すように、 ビットライン 2 Γ を形成後に A 1配線 18' を 形成してもよい。 また、 図 18に示すように、 T a膜 14とのコンタクトをとる A 1配線 18" と、 Ντ領域 8とのコンタク卜をとる A 1線 21" とを同時にと り、 最終的にビットライン 22を形成してもよい。
    [0075] (実施例 2 )
    [0076] 本例では、 第 1の電極形成工程終了後、 図 24に示す構造のトンネル 301を 介して基板を酸化装置に搬入し、 酸化装置内にて酸化処理を行った。 トンネル 301内は、 水分濃度が 10 p p b以下の高純度空気雰囲気に保持した。
    [0077] (実施例 3 ) 本例では、 実施例 1の図 13に示す状態において、 酸化を行った。 かかる酸ィ匕 により、 エッチングにより損傷を受けたエッジ近傍 （図 1 3の A部、 図 1 9 (a) ) はの側面に酸化膜 30が形成され （図 19 (a) ) 、 耐圧の一層の向上 を図ることができた。
    [0078] (実施例 4)
    [0079] 本例は、 図 12に示す工程までは実施例 1と同一であるが、 図 12の状態から RI Eエッチングを行うに際し、 T a膜 14のみのエッチングにとどめ、 Ta膜 14のエッチング終了後 （図 20 (a) ) 、再度レジスト塗布、 フォトリソグラ フィ一によりレジストパターン 33を形成し （図 20 (b) ) 、 R I Eエツチン グを行い、 エッジ部が図 20 (c) に示される構造とした。
    [0080] 耐圧特性のより一層の向上を図る上からは、 実施例 3と同様に、 酸化処理を行 い図 20 (d) に示すように酸化膜を形成した。
    [0081] (実施例 5)
    [0082] 実施例 4では、 図 12の状態から、 丁&膜14のみのエッチングにとどめた が、本例では、 Ta膜 14と、 Ti 02と AI203との混合膜 13とをエッチング した。 ただ、実施例 1とは異なり T i— A I合金膜 12は残存せしめた （図 21 (a) ) o
    [0083] 次いで、 図 21 (b) の点線で示すようにレジストをバタ一ニングし、 エッジ 部が、 図 21 (c) に示す構造とした。
    [0084] 本例ではさらに酸化を行うことによりをエッチングにより損傷を受けた側面を 酸化し、 図 21 (d) に示す構造のエッジ部とした。
    [0085] (実施例 6)
    [0086] 本例では、 図 9において、 T i— A 1合金膜 12にかえ、 下層が C r上層が T i一 A 1合金からなる 2層構造の膜とした。 もちろん 3層以上の多層構造とし てもよい。 多層とする場合、 下層は、 本例のように C r層とすることが好まし い。 Crは S i 0。との密着性が良好となり好ましい。
    [0087] (実施例 7)
    [0088] 本例では、上部電極を、 T iで形成し、 それ以降の工程は 500°C以下の温度 は 500°C以下の温度で行った。 (実施例 8 )
    [0089] 本例では、 下部電極 1 2を構成する T i一 A 1合金膜の表面の酸化を、 次のよ うに行った。
    [0090] すなわち、 高純度酸素ガスを成膜室内に供給するとともに、 その T i—A l合 金膜の表面に運動エネルギーが 3 0 e Vの A rイオンを照射した。 かかる方法に より、 作製した D RAは、 優れた耐圧性を示すとともに、 大きなキャパシタ容量 を有していた。 産業上の利用可能性
    [0091] 本発明によれば、 耐圧性に優れ、 かつ、 キャパシタ容量が大きな D RAMメモ リセルを提供することができる。
    权利要求:
    Claims請求の範囲
    ( 1 ) 2種以上の金属元素からなる合金薄膜により形成された第 1の電極と、 前記合金の酸化物からなる絶縁薄膜と、金属で形成された第 2の電極との 3層で 構成されるコンデンサーを信号電荷蓄積用コンデンサ一として有していることを 特徴とするダイナミック型半導体メモリ。
    (2 ) 前記絶縁薄膜は、前記合金薄膜の表面を直接酸化することにより形成さ れた薄膜であることを特徵とする請求項 1記載のダイナミック型半導体メモリ。
    ( 3 ) 前記直接酸化は、 合金薄膜表面に、 酸素ガスを供給するとともに、 その 表面に運動エネルギーが 9 0 e V以下の不活性ガスイオンを照射することにより 行われるものであることを特徴とする請求項 2記載のダイナミック型半導体メモ リ。
    类似技术:
    公开号 | 公开日 | 专利标题
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    同族专利:
    公开号 | 公开日
    US5432732A|1995-07-11|
    JPH04242970A|1992-08-31|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    法律状态:
    1992-07-23| AK| Designated states|Kind code of ref document: A1 Designated state(s): US |
    1992-07-23| AL| Designated countries for regional patents|Kind code of ref document: A1 Designated state(s): AT BE CH DE DK ES FR GB GR IT LU MC NL SE |
    1992-09-17| DFPE| Request for preliminary examination filed prior to expiration of 19th month from priority date (pct application filed before 20040101)|
    1994-02-02| 122| Ep: pct application non-entry in european phase|
    优先权:
    申请号 | 申请日 | 专利标题
    JP3010007A|JPH04242970A|1991-01-01|1991-01-01|Dynamic semiconductor memory|
    JP3/10007||1991-01-01||US08/081,375| US5432732A|1991-01-01|1991-12-27|Dynamic semiconductor memory|
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